понял, что порядок инструкций - как он скомпилировался - ни о чем не говорит; они могут выполняться в произвольном порядке, пока данные в них не зависят друг от друга. Я тут также понял, что cpu caches никак не управляются и что интел (о котором сейчас речь) гарантирует что то что записано в одном месте, сразу видно в другом. Мы помним, что "записано" - это с учетом out of order execution, то есть мы не знаем, когда именно оно записано. Также я понял, что существует атомарный префикс "lock" который означает что чтение-запись будут неразрывны при любом реордеринге и многоядерности. Также я понял, что существуют mfence, lfence, sfence, которые управляют исключительно out of order execution, и означают, что афтар хочет чтобы out of order делался лишь в пределах между этими инструкциями.
Далее идут atomics которые пытаются вместе с этим всем взлететь. Я тут вижу, что a.store() компилится с mfence или без такового в зависимости от memory_order. Ордеров несколько но вариантов компиляции выходит только два: mfence и без. Далее, операция a.load(memory_order). Я тут смотрю во что load() компилидзе, и не могу сделать так, чтобы оно компилилось по-разному в зависимости от memory_order, всего один вариант, простой mov. ЧЯДНТ?
Из этого я делаю вывод, что наверняка эти разные memory orders для процессоров отличных от интел, т.к. для интел всё проще, ИЛИ есть вариант, что я чего-то недопонимаю.
Отличный вопрос
что интел (о котором сейчас речь) гарантирует что то что записано в одном месте, сразу видно в другом. М нет же, не гарантирует. Гарантирует только для atomic-ов
Вопрос твой так сложно сформулирован, что я даже не понял, в чём же он состоит...
Обсуждают сегодня