SPI, но тот проц, который логически должен быть слейвом, может быть только мастером? Хочется сделать подобие бомжового eSPI: CS/MOSI/MISO/CLK/IRQ. Не знаю почему, но кажется костылем )
Цель моего вопроса - понять, насколько это "некрасивое" решение и во что оно выльется для программиста.
Для справки - "слейв" - CM7 внутри iMX8M Plus, "мастер" - CM0 внутри CCG5, который по сути только менеджмент контроллер для USB портов и питальников
А там других методов взаимодействия типа shared memory нет? Или ты хочешь по SPI со сторонним камнем общаться хочешь?
а какие-то мк умееют в shared memory между разными чипами ?
Нет, но из исходного сообщения мне показалось что задача заключается в обмене по SPI между двумя ядрами одного проца.
Норм решение
а какая разница кто слейв и кто мастер если и с обеих сторон свой софт?
Как-то городил такой костыль - на MISO на мастере висел IRQ на сброс линии. Соответственно когда slave надо было что-то отдать, он прижимал MISO к земле и дальше уже обычный SPI запускался
Обсуждают сегодня