(Скорости не важны). Понятно, что можно запилить на микроконтроллере, но хотелось бы микросхемку.
Проблема возникла из-за того, что в одной девайсине вывели UART вместо USART, а формально должен быть именно синхронный.
Это шутка такая?
Я помню тут в чате кто-то преобразователь интерфейсов делал
Серьёзно. Сложность задачи в том, чтобы решить её дёшево.
Очевидно же - КИНУТЬ КЛОК ПРОВОДКОМ
Девайсина ушла заказчику
Поехать в командировку за свой счёт и КИНУТЬ ПРОВОДКОМ ЖИ 😁
Можно попробовать сделать ФАПЧ на CPLD, который будет восстанавливать тактирование по биту синхронизации. По сути даже с ФАПЧ можно не заморачиваться, просто тактировать плисину на частоте раз в десять больше скорости передачи и запускать таймер по биту синхронизации. Ошибка тогда будет не более 0.1 длительности бита.
Во сколько оцениваешь это приблизительно?
Учти, это должно быть дешевле чем bluepill, согласно сообщению выше
а такое вообще хоть теоретически-то возможно? у асинхронного поток байт, у синхронного -- поток бит. авсинхронный может остановится, у синхронного биты всегда идут. протоколы поверх них тоже разные.
Окстись, биты и там и там. Просто в случае синхронного, приемный блок использует тактирование мастера. А асинхронный, сам по себе. Просто синкается по стартовому биту
Или ты о чем? Раскрой мысль пожалуйста
Вот ты сейчас поколебал моё понимание. По результатам гугления надо не просто добавить клок на каждый бит, а обработать стартовый и стоповый бит при выдержанной синхронности
Обсуждают сегодня